教育经历

北京理工大学 - 本科985211双一流

2013.09-2017.06

电子信息工程

•在数字系统设计课程中，独立完成了一款基于 AXI 总线的多主多从 DMA 控制器的 RTL 设计，并利用 VCS 与 Verdi 环境完成功能仿真与波形分析。

•组队参加全国大学生集成电路创新创业大赛，负责数字基带部分，实现了一种低功耗的 BPSK 调制解调模块，获区域二等奖。

•选修高速数字设计选修课，深入研究信号完整性、串扰与电源完整性，并利用 HyperLynx 完成了一个 DDR3 接口的 SI 仿真与优化方案。

工作经历

北京某集成电路设计有限公司 - 芯片设计部芯片设计领域领先

2017.07-2021.12

数字电路设计工程师IP模块设计RTL实现硬件加速验证

北京

•负责某款存算一体AI加速芯片的数字电路模块设计，独立完成流水线控制单元架构，通过时序重排与门级优化使关键路径延迟缩短18%，芯片最终在数据中心成功部署。

•主导基于Zynq UltraScale+的FPGA原型验证，构建自动化测试框架，累计发现并修复30余个跨时钟域问题，保障流片前功能完备。

•与模拟与后端团队协同完成顶层集成，全程参与MPW流片，术后分析测试数据，协助优化SRAM接口时序，提升读写裕量。

北京某微电子股份有限公司 - 集成电路设计中心上市企业

2022.01-至今

高级数字电路设计工程师技术规划小组带队新工艺评估

北京

•带领4人小组负责车规级MCU的数字核心模块设计，制定迭代计划并协调跨site资源，提前3个月完成设计冻结，人力成本节约12%。

•引入基于UPF的低功耗设计流程，结合多电压域与门控时钟，使芯片动态功耗降低22%，该方法论被纳入部门标准。

•参与公司技术路线研讨，预研12nm工艺下的基础IP库，输出3份可行性报告，推动2项自研IP立项。

项目经历

数据中心高速互联SerDes数字校准模块设计 - 主设计师

2019.01-2020.12

北京某集成电路设计有限公司

•项目为新一代数据中心互联芯片的SerDes数字校准模块，担任主设计师，负责自适应均衡算法数字实现与架构设计。

•采用流水线并行处理与流水线级联优化，使校准收敛时间缩短40%，硅面积缩减25%，适配28nm工艺。

•统筹验证、后端及软件团队联调，解决信号完整性引起的系统级误码问题，最终模块在32Gbps速率下误码率低于1e-15，已集成于多款交换机芯片。

智能座舱显示控制芯片数字电路设计 - 电路设计师

2022.03-至今

北京某微电子股份有限公司

•参与智能座舱显示控制芯片项目，负责视频流处理模块的数字电路设计。

•严格遵循ASIL-B功能安全要求，实施冗余逻辑与错误检测机制，通过2000小时加速老化测试。

•优化像素处理流水线时序，使视频信号处理带宽提升20%，芯片已获得Tier1厂商定点，预计年出货量80万颗。

技能专长

SystemVerilog

TCL脚本

静态时序分析

功耗优化

荣誉奖项

年度技术创新奖

全国大学生集成电路创新创业大赛华北赛区三等奖

其他信息

专利成果:

持有 3 项数字电路方向授权发明专利，包括《一种基于时钟门控与多电压域的动态功耗管理电路》《面向高速 SerDes 的自适应连续时间线性均衡器数字实现架构》《一种用于车规芯片的时钟冗余与故障自愈电路》。

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牛敬业

188****8851

niu****@***.com

北京

男

数字电路设计工程师

在职

北京

20k - 30k

个人总结

我始终对数字电路设计抱有极大的热忱，着迷于用逻辑门与触发器构建复杂系统。工作中，我注重代码的可读性、模块的复用性以及功耗的收敛，习惯用严谨的验证流程保障设计质量。能够快速理解协议规范并转化为电路实现，对时序违例与面积瓶颈有敏锐的察觉力。在团队中，我乐于分享调试经验，积极推动设计方法学迭代。期待在数字芯片领域持续深耕，用扎实的电路设计为产品创造价值。